KiCad 10.0: neue Funktionen von PCB CAD

KiCad 10.0: Wichtige Neuerungen für das Leiterplattendesign

Am 20. März 2026 wurde KiCad 10.0 veröffentlicht – ein kostenloses CAD-System für die automatisierte Leiterplattenentwicklung. Die Entwicklung dieser Version dauerte ein Jahr nach KiCad 9.0. Builds sind für Windows, macOS, Linux und Docker-Container verfügbar. Quellcode in C++ mit wxWidgets unter GPLv3 auf GitHub.

Hunderte von Mitwirkenden haben 7609 Commits vorgenommen und 2105 Pull Requests bearbeitet. Bibliotheken aktualisiert: Umstellung auf STEP für 3D-Modelle als Standard, hinzugefügt 952 Symbole, 1216 Footprints, 386 3D-Modelle. Über 78 % der Footprints werden automatisch generiert. Bearbeitungszeit für PRs auf 18 Stunden reduziert.

Verbesserungen der Benutzeroberfläche

KiCad 10.0 legt den Fokus auf die Benutzerfreundlichkeit für Entwickler auf mittlerem bis fortgeschrittenem Niveau:

• Dark Mode unter Windows: automatischer Wechsel basierend auf Systemeinstellungen dank wxWidgets-Integration.
• Anpassbare Symbolleisten in den Editoren.
• Rückgängig-/Wiederholen in Dialogfenstern zum Experimentieren mit Parametern.
• Lasso- oder beliebige Formauswahl von Objekten in Schaltplan- und Leiterplatteneditoren.

Diese Änderungen beschleunigen den Workflow, ohne dass eine Umschulung nötig ist.

Import, Varianten und Verbindungen

Projektimporte von Allegro, PADS und gEDA/Lepton PCB hinzugefügt. Unterstützung für Projektvarianten zur Versionierung mit Eigenschaftsänderungen auf einem gemeinsamen Schaltplan.

In Schaltplänen:

• Unverbundene Drahtkreuzungen als Bögen dargestellt.
• Echtzeit-Updates der Verbindungen beim Drag-and-Drop.
• Warnungen vor potenziellen Kurzschlüssen.
• Jumper und interne Pin-Verbindungen, unsichtbar auf der Leiterplatte.

Objektgruppierung von Leiterplatten zu Schaltplänen für komplexe Projekte verschoben. CSV-Import/Export für Symbol-Pintabellen.

Routing und DRC: Neue Funktionen

Leiterbahneinrichtungssystem überarbeitet:

• Verbesserte Algorithmen für Konsistenz von Router und DRC.
• Zeitverzögerungsbeschränkungen statt nur Längenbeschränkungen.
• Routing-Profile pro Layer.

Designblöcke erweitert: Leiterplattentopologie-Bibliotheken, neue Funktionen für Schaltpläne und Platinen.

Interne Layer-Objekte in Footprints: Zonen, Grafiken auf inneren Layern. Unbegrenztes Pin-Tauschen mit Schaltplan-Leiterplatten-Annotation.

Grafischer DRC-Regel-Editor, kompatibel mit textueller Sprache: von visueller Erstellung bis zu komplexen Skripten.

Bibliotheken und zusätzliche Tools

STEP-Modelle reduzieren Dateigrößen und verbessern die Genauigkeit. Neue Materialien, 3D- und Footprint-Generatoren aus Daten.

Weitere Funktionen:

• Barcodes und Barcode-Füllungen.
• Präzises Polygonediting.
• Vorschläge zur Behebung von DRC-Fehlern.
• Export zu 3D PDF.
• Abgerundete Rechtecke.

Lokale Versorgungssymbole, Drag-Bilder, alternative Körperstile, Verbesserungen des Simulators.

Wichtige Punkte

• Bibliotheksumstellung auf STEP: kleinere Größen, höhere 3D-Genauigkeit.
• Automatische Generierung von 78 % der Footprints reduziert manuelle Arbeit.
• Grafischer DRC-Editor vereinfacht benutzerdefinierte Regeln.
• Importe von Allegro/PADS für die Migration alter Projekte.
• Routing-Profile und zeitbasierte Beschränkungen für High-Speed-Design.

— Editorial Team