Zpoždění v PCB: jak se vyhnout desynchronizaci signálů

# Přesné výpočty zpoždění: jak se vyhnout desynchronizaci ve vysokorychlostních PCB

V moderních vysokorychlostních rozhraních mohou i pikosekundové rozdíly v čase příchodu signálů vést k kritickým chybám. Porozumění faktorům ovlivňujícím zpoždění šíření je klíčem k spolehlivému fungování paralelních sběrnic a synchronních rozhraní. Nesprávné sladění časových parametrů promění data v „kaši“, čímž zařízení znefunktní. Podívejme se, proč nestačí pouhé vyrovnání délek stop a jaké nuance je nutné zohlednit při návrhu plošných spojů.

Proč délka není hlavním kritériem

Při trasování paralelních sběrnic inženýři často usilují o vyrovnání délek signálových stop. Fázová rychlost šíření signálu však závisí na řadě faktorů, včetně typu vrstvy a vlastností dielektrika. Na vnějších vrstvách desky (z jedné strany je vzduch nebo solder mask, z druhé dielektrik) je rychlost vyšší než na vnitřních (kde je stopa obklopena dielektrikem z obou stran). Například rozdíl 1,5 ps/mm na úseku 30 mm způsobí nesoulad 45 ps – kritická hodnota pro rozhraní s oknem tolerance 15 ps, jako je DDR4.

Přechodové otvory (vias) přidávají vlastní zpoždění v rozmezí 5–20 ps. Přesná hodnota závisí na konstrukci: průměru měděného pouzdra, tloušťce mědi, přítomnosti „sukně“ a sousedních prvků. Systémy návrhu jako Altium Designer umožňují nastavit zpoždění pro celý otvor a poté ho automaticky upravit úměrně projděné signálem dráze. Bez předchozího výpočtu (např. pomocí specializovaného softwaru nebo vzorců) však zůstává odhad přibližný. Je důležité vzít v úvahu, že efektivní délka přechodového otvoru pro signál, který neprochází všemi vrstvami, se počítá jako zlomek celkové délky a zpoždění se škáluje úměrně.

Kromě toho na vnitřních vrstvách nerovnoměrné okolí (např. absence souvislého polygonu země pod stopou) činí výpočet rychlosti šíření prakticky nemožným bez 3D modelování. V takových případech se doporučuje buď vyhnout umístění kritických stop na tyto vrstvy, nebo použít simulátory pro ověření.

Kritické faktory zpoždění

Kromě vrstev a přechodových otvorů ovlivňují časové charakteristiky:

• Stack desky: kombinace dielektrik s různou permitivitou (εr) mění rychlost. Pro FR-4 εr ≈ 4,1, ale reálné hodnoty se liší kvůli drsnosti mědi a nerovnoměrnosti materiálu. Například zvýšení drsnosti mědi o 1 µm může snížit rychlost o 3–5 %.
• Impedance linky: odchylky od vypočítané hodnoty (např. 50 Ω pro jednu linku) zkreslují čelní hranu signálu a zvyšují neurčitost okamžiku přepnutí. Zvláště kritické pro rozhraní s rychlým nábehem čelné hrany (DDR, PCIe).
• Vnitřní zpoždění čipů: v baleních BGA signály procházejí substrátem (organickým nebo keramickým), kde zpoždění mohou dosahovat 10–50 ps na mm. Výrobci poskytují tyto údaje v souborech IBIS nebo samostatných zprávách. Pro čipy v baleních QFN/QFP jsou vnitřní zpoždění obvykle kompenzována při výrobě, ale pro BGA je to povinný parametr.

Rozhraní s vysokou taktovou frekvencí jsou obzvláště citlivá na časové nesoulady: DDR5 (okno tolerance ≤ 15 ps při 6400 MT/s), PCIe 5.0 (okno 20–30 ps). Pro UART nebo I2C pikosekundové rozdíly nejsou podstatné – perioda bitu se měří mikrosekundami. Například při rychlosti 115200 bit/s činí perioda bitu ~8,7 µs, což je o šest řádů více než kritická zpoždění pro DDR.

Praktické doporučení

• Používejte nástroje modelování: před finálním trasováním ověřte časové parametry v Ansys SIwave nebo HyperLynx. To je kritické pro rozhraní s okny tolerance < 50 ps. Modelování umožňuje zohlednit vliv nerovnoměrností a vzájemného působení linek.
• Zohledněte zpoždění přechodových otvorů: v Altium Designer nastavte přesnou hodnotu přes Properties → Via → Delay. Pro složité stacky počítejte ručně podle vzorce:

```

Delay_via = (L_via * √εr_eff) / c

```

kde L_via je efektivní délka, εr_eff efektivní permitivita dielektrika, c rychlost světla. Pro typický přechodový otvor ve FR-4 εr_eff ≈ 3.5–4.0.

• Korigujte vnitřní zpoždění čipů: při práci s DDR přičtěte korekci z dokumentace (např. pro LPDDR4X 25 ps na substrát) k celkovému zpoždění. Pokud údaje chybí, použijte konzervativní odhady: +10–15 % k vypočítanému zpoždění.
• Optimalizujte stack desky: pro kritická rozhraní používejte vrstvy s rovnoměrným okolím (souvislý polygon země pod stopou). Vyhněte se přechodům mezi vrstvami v rámci jedné sběrnice.

Co je důležité

• Časové sladění je kritické pro paralelní sběrnice a synchronní rozhraní s vysokou frekvencí. Okno tolerance může být menší než 20 ps, což vyžaduje zohlednění i přechodových otvorů.
• Zpoždění šíření závisí na vrstvě, přechodových otvorech, stacku desky a vnitřní struktuře čipů. Délka stop je jen jeden z faktorů.
• Pro DDR a PCIe zanedbání pikosekundových rozdílů vede ke ztrátě dat. Vždy ověřte časové parametry v simulátorech před výrobou.
• Přechodové otvory přispívají zpožděním 5–20 ps. Přesná hodnota vyžaduje výpočet nebo měření, zvláště v složitých stackách.
• Dokumentace výrobců čipů (zejména BGA) by měla obsahovat údaje o vnitřních zpožděních. Pokud ne, použijte konzervativní odhady a zvětšete časovou rezervu.

— Editorial Team