# # Cálculos precisos de retardo: Evitando la desincronización en PCBs de alta velocidad
En las interfaces de alta velocidad modernas, incluso discrepancias de picosegundos en los tiempos de llegada de la señal pueden provocar errores críticos. Comprender los factores que afectan el retardo de propagación es clave para el funcionamiento fiable de buses paralelos e interfaces síncronas. Una mala alineación temporal convierte los datos en gibberish, dejando el dispositivo inoperable. Exploremos por qué simplemente igualar las longitudes de las pistas no es suficiente y qué matices considerar en el diseño de PCBs.
Por qué la longitud no es el criterio principal
Al enrutar buses paralelos, los ingenieros suelen intentar igualar las longitudes de las líneas de señal. Sin embargo, la velocidad de fase de la propagación de la señal depende de numerosos factores, incluida el tipo de capa y las propiedades dieléctricas. En las capas externas de la placa (donde un lado de la pista da al aire o máscara de soldadura, y el otro al dieléctrico), la velocidad es mayor que en las capas internas (donde la pista está rodeada de dieléctrico por ambos lados). Por ejemplo, una diferencia de 1,5 ps/mm en un tramo de 30 mm resulta en una desajuste de 45 ps, crítico para interfaces con una ventana temporal de 15 ps, como DDR4.
Los vias añaden su propio retardo en el rango de 5–20 ps. El valor exacto depende de la construcción: diámetro del barril de cobre, espesor del cobre, presencia de un "falda" y elementos cercanos. Herramientas de diseño como Altium Designer permiten especificar el retardo para el via completo y luego ajustarlo automáticamente de forma proporcional a la longitud del camino de la señal. Pero sin un cálculo previo (por ejemplo, mediante software especializado o fórmulas), la estimación sigue siendo aproximada. Es importante tener en cuenta que la longitud efectiva del via para una señal que no atraviesa todas las capas es una fracción de la longitud total, y el retardo escala proporcionalmente.
Además, en las capas internas, las inhomogeneidades en el entorno (por ejemplo, falta de un polígono de tierra sólido bajo la pista) hacen que los cálculos de velocidad de propagación sean prácticamente imposibles sin modelado 3D. En tales casos, se recomienda evitar colocar líneas críticas en esas capas o usar simuladores para la verificación.
Factores críticos de retardo
Más allá de las capas y los vias, las características temporales están influenciadas por:
- Apilado de la placa: Combinaciones de dieléctricos con diferentes permitividades (εr) alteran la velocidad. Para FR-4, εr ≈ 4,1, pero los valores reales varían debido a la rugosidad del cobre y la inhomogeneidad del material. Por ejemplo, aumentar la rugosidad del cobre en 1 μm puede reducir la velocidad en un 3–5%.
- Impedancia de línea: Desviaciones del valor objetivo (por ejemplo, 50 Ω para una línea de un solo extremo) distorsionan el flanco de la señal, aumentando la incertidumbre en el tiempo de conmutación. Esto es especialmente crítico para interfaces con tiempos de subida rápidos (DDR, PCIe).
- Retardos internos de los CI: En paquetes BGA, las señales pasan a través del sustrato (orgánico o cerámico), donde los retardos pueden alcanzar 10–50 ps por milímetro. Los fabricantes proporcionan estos datos en archivos IBIS o informes separados. Para CI en paquetes QFN/QFP, los retardos internos suelen compensarse durante la producción, pero para BGA, es un parámetro obligatorio.
Las interfaces con altas frecuencias de reloj son especialmente sensibles a los desajustes temporales: DDR5 (ventana temporal ≤ 15 ps a 6400 MT/s), PCIe 5.0 (ventana 20–30 ps). Para UART o I2C, las discrepancias de picosegundos son insignificantes: el período de bit se mide en microsegundos. Por ejemplo, a 115200 bit/s, el período de bit es ~8,7 μs, seis órdenes de magnitud mayor que los retardos críticos para DDR.
Recomendaciones prácticas
- Usar herramientas de modelado: Antes del enrutado final, verifica los parámetros temporales en Ansys SIwave o HyperLynx. Esto es crítico para interfaces con ventanas temporales < 50 ps. El modelado tiene en cuenta inhomogeneidades y diafonía entre líneas.
- Tener en cuenta los retardos de los vias: En Altium Designer, establece el valor exacto en Propiedades → Via → Retardo. Para apilados complejos, calcula manualmente usando la fórmula:
```
Delay_via = (L_via * √εr_eff) / c
```
donde L_via es la longitud efectiva, εr_eff es la permitividad dieléctrica efectiva, c es la velocidad de la luz. Para un via típico en FR-4, εr_eff ≈ 3,5–4,0.
- Ajustar por retardos internos de los CI: Al trabajar con DDR, añade la corrección de la documentación (por ejemplo, para LPDDR4X—25 ps por sustrato) al retardo total. Si no hay datos, usa estimaciones conservadoras: +10–15% al retardo calculado.
- Optimizar el apilado de la placa: Para interfaces críticas, usa capas con entornos uniformes (polígono de tierra sólido bajo la pista). Evita transiciones de capa dentro de un mismo bus.
Lecciones clave
- La alineación temporal es crítica para buses paralelos e interfaces síncronas de alta frecuencia. Las ventanas temporales pueden estar por debajo de 20 ps, requiriendo tener en cuenta incluso los retardos de los vias.
- El retardo de propagación depende de la capa, vias, apilado de la placa y estructura interna del CI. La longitud de la pista es solo un factor.
- Para DDR y PCIe, ignorar desajustes de picosegundos lleva a pérdida de datos. Siempre verifica el timing en simuladores antes de fabricar.
- Los vias contribuyen con 5–20 ps de retardo. Los valores exactos requieren cálculo o medición, especialmente en apilados complejos.
- La documentación del fabricante de CI (especialmente para BGA) debe incluir datos de retardo interno. Si no, usa estimaciones conservadoras y añade margen temporal.
— Editorial Team
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