PCB 지연: 신호 비동기화를 피하는 방법

## 고속 PCB의 정밀 지연 계산: 동기화 이탈 방지

현대 고속 인터페이스에서는 신호 도착 시간의 피코초 단위 불일치조차 치명적인 오류를 초래할 수 있습니다. 전파 지연에 영향을 미치는 요인을 이해하는 것이 병렬 버스와 동기 인터페이스의 안정적인 작동의 핵심입니다. 타이밍 정렬이 제대로 되지 않으면 데이터가 무의미한 쓰레기가 되어 장치가 작동 불능 상태가 됩니다. 트레이스 길이를 단순히 맞추는 것만으로는 부족한 이유와 PCB 설계에서 고려해야 할 세부 사항을 살펴보겠습니다.

길이가 주요 기준이 아닌 이유

병렬 버스를 배선할 때 엔지니어들은 종종 신호 라인의 길이를 동일하게 맞추려고 합니다. 그러나 신호 전파의 위상 속도는 레이어 유형과 유전체 특성을 포함한 수많은 요인에 따라 달라집니다. 보드의 외부 레이어(트레이스 한쪽이 공기나 솔더 마스크를 향하고 다른 쪽이 유전체를 향하는 곳)에서는 내부 레이어(트레이스가 양쪽에서 유전체에 둘러싸인 곳)보다 속도가 더 높습니다. 예를 들어, 30 mm 구간에서 1.5 ps/mm 차이는 45 ps 불일치를 초래하며, DDR4와 같은 15 ps 타이밍 윈도우를 가진 인터페이스에서 치명적입니다.

비아는 5–20 ps 범위의 자체 지연을 추가합니다. 정확한 값은 구조에 따라 다릅니다: 구리 배럴 직경, 구리 두께, "skirt"의 유무, 주변 요소 등. Altium Designer와 같은 설계 도구에서는 전체 비아에 대한 지연을 지정하면 신호 경로 길이에 비례하여 자동으로 조정합니다. 하지만 사전 계산(예: 전문 소프트웨어 또는 공식) 없이 추정치는 대략적입니다. 신호가 모든 레이어를 통과하지 않는 경우 효과적인 비아 길이는 전체 길이의 일부이며, 지연은 비례하여 스케일링됩니다.

또한, 내부 레이어에서 환경의 불균일성(예: 트레이스 아래에 견고한 그라운드 폴리곤이 없는 경우)은 3D 모델링 없이 전파 속도 계산을 사실상 불가능하게 만듭니다. 이런 경우, 중요한 라인을 해당 레이어에 배치하지 않거나 시뮬레이터로 검증하는 것이 권장됩니다.

치명적인 지연 요인

레이어와 비아 외에도 타이밍 특성은 다음에 영향을 받습니다:

• Board Stackup: 서로 다른 유전율(εr)을 가진 유전체 조합은 속도를 변경합니다. FR-4의 경우 εr ≈ 4.1이지만, 실제 값은 구리 표면 거칠기와 재료 불균일성으로 인해 변합니다. 예를 들어, 구리 거칠기를 1 μm 증가시키면 속도가 3–5% 감소할 수 있습니다.
• Line Impedance: 목표 값(예: 단일 엔드 라인의 50 Ω)에서 벗어나면 신호 에지가 왜곡되어 스위칭 시간 불확실성이 증가합니다. 빠른 상승 시간(DDR, PCIe)을 가진 인터페이스에서 특히 치명적입니다.
• IC Internal Delays: BGA 패키지에서 신호는 기판(유기 또는 세라믹)을 통과하며, mm당 10–50 ps 지연이 발생할 수 있습니다. 제조사는 IBIS 파일이나 별도 보고서에서 이 데이터를 제공합니다. QFN/QFP 패키지의 IC는 생산 중 내부 지연이 보상되지만, BGA의 경우 필수 매개변수입니다.

고클럭 주파수 인터페이스는 타이밍 불일치에 특히 민감합니다: DDR5 (6400 MT/s에서 타이밍 윈도우 ≤ 15 ps), PCIe 5.0 (윈도우 20–30 ps). UART나 I2C의 경우 피코초 불일치는 무시할 수 있습니다—비트 주기는 마이크로초 단위입니다. 예를 들어, 115200 bit/s에서 비트 주기는 ~8.7 μs로, DDR의 치명적 지연보다 6자리수 큽니다.

실전 추천 사항

• 모델링 도구 사용: 최종 배선 전에 Ansys SIwave 또는 HyperLynx에서 타이밍 매개변수를 검증하세요. 타이밍 윈도우 < 50 ps 인터페이스에 필수적입니다. 모델링은 불균일성과 라인 간 크로스토크를 고려합니다.
• 비아 지연 고려: Altium Designer에서 Properties → Via → Delay를 통해 정확한 값을 설정하세요. 복잡한 적층의 경우 다음 공식을 사용해 수동 계산하세요:

```

Delay_via = (L_via * √εr_eff) / c

```

여기서 L_via는 효과 길이, εr_eff는 효과 유전율, c는 빛의 속도입니다. FR-4의 일반 비아에서 εr_eff ≈ 3.5–4.0.

• IC 내부 지연 조정: DDR 작업 시 문서의 보정값(예: LPDDR4X—기판당 25 ps)을 총 지연에 추가하세요. 데이터가 없으면 보수적 추정: 계산 지연에 +10–15%.
• 보드 적층 최적화: 중요한 인터페이스의 경우 균일한 주변(트레이스 아래 견고한 그라운드 폴리곤)을 가진 레이어를 사용하세요. 단일 버스 내 레이어 전환 피하기.

주요 요약

• 병렬 버스와 고주파 동기 인터페이스에서 타이밍 정렬이 핵심입니다. 타이밍 윈도우가 20 ps 미만일 수 있어 비아 지연까지 고려해야 합니다.
• 전파 지연은 레이어, 비아, 보드 적층, IC 내부 구조에 따라 다릅니다. 트레이스 길이는 하나의 요인일 뿐입니다.
• DDR과 PCIe에서 피코초 불일치를 무시하면 데이터 손실이 발생합니다. 제조 전에 항상 시뮬레이터로 타이밍 검증하세요.
• 비아는 5–20 ps 지연을 기여합니다. 정확한 값은 복잡한 적층에서 계산이나 측정이 필요합니다.
• IC 제조사 문서(특히 BGA)는 내부 지연 데이터를 포함해야 합니다. 없으면 보수적 추정과 타이밍 여유를 추가하세요.

— Editorial Team