## Präzise Verzögerungsberechnungen: Desynchronisation in Hochgeschwindigkeits-Leiterplatten vermeiden
In modernen Hochgeschwindigkeits-Schnittstellen können selbst Pikosekunden-Abweichungen bei den Signalankunftszeiten zu kritischen Fehlern führen. Das Verständnis der Faktoren, die die Ausbreitungsverzögerung beeinflussen, ist der Schlüssel für den zuverlässigen Betrieb paralleler Busse und synchroner Schnittstellen. Eine schlechte Timing-Ausrichtung verwandelt Daten in Kauderwelsch und macht das Gerät unbrauchbar. Lassen Sie uns untersuchen, warum das bloße Angleichen der Leiterbahn-Längen nicht ausreicht und welche Feinheiten beim Leiterplatten-Design zu beachten sind.
Warum die Länge nicht das Haupt-Kriterium ist
Beim Verlegen paralleler Busse streben Entwickler oft danach, die Längen der Signalleitungen auszugleichen. Die Phasengeschwindigkeit der Signalübertragung hängt jedoch von zahlreichen Faktoren ab, einschließlich Schichttyp und dielektrischer Eigenschaften. Auf äußeren Schichten der Leiterplatte (wo eine Seite der Leiterbahn Luft oder Lötstoppmaske gegenübersteht und die andere Dielektrikum) ist die Geschwindigkeit höher als auf inneren Schichten (wo die Leiterbahn auf beiden Seiten von Dielektrikum umgeben ist). So ergibt beispielsweise eine Abweichung von 1,5 ps/mm über einen 30 mm langen Abschnitt eine 45-ps-Differenz – kritisch für Schnittstellen mit einem 15-ps-Timing-Fenster wie DDR4.
Vias fügen ihre eigene Verzögerung im Bereich von 5–20 ps hinzu. Der genaue Wert hängt vom Aufbau ab: Kupferrohrdurchmesser, Kupferdicke, Vorhandensein eines „Saums“ und benachbarte Elemente. Design-Tools wie Altium Designer ermöglichen es, die Verzögerung für das gesamte Via anzugeben, die dann automatisch proportional zur Signalpfadlänge angepasst wird. Ohne vorherige Berechnung (z. B. mit spezieller Software oder Formeln) bleibt die Schätzung jedoch approximativ. Wichtig ist, dass die effektive Vias-Länge für ein Signal, das nicht durch alle Schichten geht, einen Bruchteil der Gesamtlänge beträgt und die Verzögerung proportional skaliert.
Zusätzlich machen Unregelmäßigkeiten in der Umgebung auf inneren Schichten (z. B. Fehlen eines durchgehenden Massepolygons unter der Leiterbahn) Ausbreitungsgeschwindigkeitsberechnungen ohne 3D-Modellierung praktisch unmöglich. In solchen Fällen wird empfohlen, kritische Leitungen auf diesen Schichten zu vermeiden oder Simulatoren zur Überprüfung zu nutzen.
Kritische Verzögerungsfaktoren
Neben Schichten und Vias beeinflussen folgende Aspekte die Timing-Eigenschaften:
- Leiterplatten-Aufbau: Kombinationen von Dielektrika mit unterschiedlichen Permittivitäten (εr) verändern die Geschwindigkeit. Für FR-4 gilt εr ≈ 4,1, aber reale Werte variieren aufgrund von Kupferrauheit und Materialinhomogenitäten. Beispielsweise kann eine Erhöhung der Kupferrauheit um 1 μm die Geschwindigkeit um 3–5 % reduzieren.
- Leitungs-Impedanz: Abweichungen vom Sollwert (z. B. 50 Ω für eine Single-Ended-Leitung) verzerren die Signalflanke und erhöhen die Unsicherheit der Schaltzeit. Dies ist besonders kritisch für Schnittstellen mit schnellen Anstiegszeiten (DDR, PCIe).
- Interne IC-Verzögerungen: In BGA-Gehäusen durchlaufen Signale das Substrat (organisch oder keramisch), wo Verzögerungen 10–50 ps pro Millimeter erreichen können. Hersteller geben diese Daten in IBIS-Dateien oder separaten Berichten an. Für ICs in QFN/QFP-Gehäusen werden interne Verzögerungen in der Produktion typischerweise kompensiert, bei BGA ist es jedoch ein Pflichtparameter.
Schnittstellen mit hohen Taktfrequenzen sind besonders empfindlich gegenüber Timing-Abweichungen: DDR5 (Timing-Fenster ≤ 15 ps bei 6400 MT/s), PCIe 5.0 (Fenster 20–30 ps). Bei UART oder I2C sind Pikosekunden-Abweichungen vernachlässigbar – die Bit-Periode wird in Mikrosekunden gemessen. Bei 115200 bit/s beträgt die Bit-Periode z. B. ~8,7 μs, sechs Größenordnungen größer als kritische Verzögerungen für DDR.
Praktische Empfehlungen
- Modellierungs-Tools nutzen: Vor dem finalen Verlegen die Timing-Parameter in Ansys SIwave oder HyperLynx überprüfen. Dies ist entscheidend für Schnittstellen mit Timing-Fenstern < 50 ps. Die Modellierung berücksichtigt Unregelmäßigkeiten und Übersprechungen zwischen Leitungen.
- Via-Verzögerungen berücksichtigen: In Altium Designer über Eigenschaften → Via → Delay den genauen Wert einstellen. Für komplexe Aufbauten manuell mit der Formel berechnen:
```
Delay_via = (L_via * √εr_eff) / c
```
wobei L_via die effektive Länge, εr_eff die effektive dielektrische Permittivität und c die Lichtgeschwindigkeit ist. Für ein typisches Via in FR-4 gilt εr_eff ≈ 3,5–4,0.
- Interne IC-Verzögerungen anpassen: Bei DDR die Korrektur aus der Dokumentation hinzufügen (z. B. für LPDDR4X – 25 ps pro Substrat) zur Gesamtverzögerung. Bei fehlenden Daten konservative Schätzungen verwenden: +10–15 % zur berechneten Verzögerung.
- Leiterplatten-Aufbau optimieren: Für kritische Schnittstellen Schichten mit einheitlicher Umgebung verwenden (durchgehendes Massepolygon unter der Leiterbahn). Schichtwechsel innerhalb eines Bus vermeiden.
Wichtige Erkenntnisse
- Die Timing-Ausrichtung ist entscheidend für parallele Busse und hochfrequente synchrone Schnittstellen. Timing-Fenster können unter 20 ps liegen, sodass selbst Via-Verzögerungen berücksichtigt werden müssen.
- Die Ausbreitungsverzögerung hängt von Schicht, Vias, Leiterplatten-Aufbau und interner IC-Struktur ab. Die Leiterbahn-Länge ist nur ein Faktor.
- Bei DDR und PCIe führen ignorierte Pikosekunden-Abweichungen zu Datenverlust. Timing immer vor der Fertigung in Simulatoren prüfen.
- Vias tragen 5–20 ps Verzögerung bei. Genaue Werte erfordern Berechnung oder Messung, besonders bei komplexen Aufbauten.
- Die Dokumentation des IC-Herstellers (besonders für BGA) sollte interne Verzögerungsdaten enthalten. Bei Fehlen konservative Schätzungen verwenden und Timing-Reserven einplanen.
— Editorial Team
Noch keine Kommentare.