Retards dans PCB : comment éviter la désynchronisation du signal

Calculs précis des délais : Éviter la désynchronisation dans les PCB à haute vitesse

Dans les interfaces à haute vitesse modernes, même des écarts de l'ordre de la picoseconde dans les temps d'arrivée des signaux peuvent entraîner des erreurs critiques. Comprendre les facteurs affectant le délai de propagation est essentiel pour assurer un fonctionnement fiable des bus parallèles et des interfaces synchrones. Un mauvais alignement temporel transforme les données en charabia, rendant l'appareil inutilisable. Explorons pourquoi simplement égaliser les longueurs des pistes ne suffit pas et quelles subtilités prendre en compte dans la conception de PCB.

Pourquoi la longueur n'est pas le critère principal

Lors du routage des bus parallèles, les ingénieurs visent souvent à égaliser les longueurs des lignes de signal. Cependant, la vitesse de phase de propagation du signal dépend de nombreux facteurs, y compris le type de couche et les propriétés diélectriques. Sur les couches externes de la carte (où un côté de la piste est exposé à l'air ou au masque de soudure, et l'autre au diélectrique), la vitesse est plus élevée que sur les couches internes (où la piste est entourée de diélectrique des deux côtés). Par exemple, une différence de 1,5 ps/mm sur une section de 30 mm entraîne un décalage de 45 ps — critique pour les interfaces avec une fenêtre temporelle de 15 ps, comme DDR4.

Les vias ajoutent leur propre délai, de l'ordre de 5–20 ps. La valeur exacte dépend de la construction : diamètre du baril en cuivre, épaisseur du cuivre, présence d'une « jupe », et éléments voisins. Des outils de conception comme Altium Designer permettent de spécifier le délai pour l'ensemble du via, puis de l'ajuster automatiquement de manière proportionnelle à la longueur du chemin de signal. Mais sans calcul préalable (par exemple, via un logiciel spécialisé ou des formules), l'estimation reste approximative. Il est important de noter que la longueur effective d'un via pour un signal ne traversant pas toutes les couches est une fraction de la longueur totale, et le délai varie proportionnellement.

De plus, sur les couches internes, les inhomogénéités de l'environnement (par exemple, absence d'un polygone de masse continu sous la piste) rendent les calculs de vitesse de propagation pratiquement impossibles sans modélisation 3D. Dans ces cas, il est recommandé d'éviter de placer les lignes critiques sur ces couches ou d'utiliser des simulateurs pour vérification.

Facteurs critiques de délai

Au-delà des couches et des vias, les caractéristiques temporelles sont influencées par :

• Empilement de la carte : Les combinaisons de diélectriques avec différentes permittivités (εr) modifient la vitesse. Pour FR-4, εr ≈ 4,1, mais les valeurs réelles varient en raison de la rugosité du cuivre et de l'inhomogénéité du matériau. Par exemple, augmenter la rugosité du cuivre de 1 μm peut réduire la vitesse de 3–5 %.
• Impédance de ligne : Les écarts par rapport à la valeur cible (par exemple, 50 Ω pour une ligne simple) déforment le front de signal, augmentant l'incertitude du temps de commutation. Cela est particulièrement critique pour les interfaces à temps de montée rapides (DDR, PCIe).
• Délais internes des CI : Dans les boîtiers BGA, les signaux traversent le substrat (organique ou céramique), où les délais peuvent atteindre 10–50 ps par millimètre. Les fabricants fournissent ces données dans les fichiers IBIS ou des rapports séparés. Pour les CI en boîtiers QFN/QFP, les délais internes sont généralement compensés lors de la production, mais pour BGA, c'est un paramètre obligatoire.

Les interfaces à hautes fréquences d'horloge sont particulièrement sensibles aux décalages temporels : DDR5 (fenêtre temporelle ≤ 15 ps à 6400 MT/s), PCIe 5.0 (fenêtre 20–30 ps). Pour UART ou I2C, les écarts de picosecondes sont négligeables — la période de bit se mesure en microsecondes. Par exemple, à 115200 bit/s, la période de bit est ~8,7 μs, six ordres de grandeur supérieurs aux délais critiques pour DDR.

Recommandations pratiques

• Utiliser des outils de modélisation : Avant le routage final, vérifiez les paramètres temporels dans Ansys SIwave ou HyperLynx. Cela est crucial pour les interfaces avec fenêtres temporelles < 50 ps. La modélisation prend en compte les inhomogénéités et le couplage entre lignes.
• Prendre en compte les délais des vias : Dans Altium Designer, définissez la valeur exacte via Propriétés → Via → Délai. Pour des empilements complexes, calculez manuellement avec la formule :

```

Delay_via = (L_via * √εr_eff) / c

```

où L_via est la longueur effective, εr_eff la permittivité diélectrique effective, c la vitesse de la lumière. Pour un via typique en FR-4, εr_eff ≈ 3,5–4,0.

• Ajuster pour les délais internes des CI : Lors du travail avec DDR, ajoutez la correction de la documentation (par exemple, pour LPDDR4X — 25 ps par substrat) au délai total. Si les données sont indisponibles, utilisez des estimations conservatrices : +10–15 % au délai calculé.
• Optimiser l'empilement de la carte : Pour les interfaces critiques, utilisez des couches à environnement uniforme (polygone de masse continu sous la piste). Évitez les transitions de couche au sein d'un même bus.

Points clés à retenir

• L'alignement temporel est crucial pour les bus parallèles et les interfaces synchrones à haute fréquence. Les fenêtres temporelles peuvent être inférieures à 20 ps, nécessitant de prendre en compte même les délais des vias.
• Le délai de propagation dépend de la couche, des vias, de l'empilement de la carte et de la structure interne des CI. La longueur de piste n'est qu'un facteur parmi d'autres.
• Pour DDR et PCIe, ignorer les décalages de picosecondes entraîne une perte de données. Vérifiez toujours le timing dans les simulateurs avant fabrication.
• Les vias contribuent à un délai de 5–20 ps. Les valeurs exactes nécessitent un calcul ou une mesure, surtout dans des empilements complexes.
• La documentation du fabricant de CI (surtout pour BGA) doit inclure les données de délai interne. À défaut, utilisez des estimations conservatrices et ajoutez une marge temporelle.

— Editorial Team