AI v čipech CERN pro LHC: filtrování terabajtů

# Modely AI v čipech CERNu: filtrování petabajtů dat LHC v reálném čase

Inženýři CERNu integrují vlastní modely AI přímo do ASIC, FPGA a SoC pro zpracování datových proudů z Velkého hadronového urychlovače (LHC). Rychlost přílivu – stovky terabajtů za sekundu, roční objem surových dat dosahuje 40 tisíc exabajtů. Dvouúrovňová triggerová soustava s AI odstraňuje 99,98 % událostí za mikrosekundy a zachovává pouze relevantní kolize částic.

V kruhu o délce 27 km se protóny zrychlují na rychlosti blízké světlu. Svazky se srážejí každých 25 ns a generují miliardu událostí za sekundu. Detektory zaznamenávají megabajty na kolizi – bez filtrování je uložení nemožné.

První úroveň: Level One Trigger na FPGA

Data se v detektorech buferují na 4 μs pomocí ASIC čipů. Level One Trigger – cluster z tisíce FPGA – analyzuje proud přes optiku na 10 TB/s.

Algoritmus AXOL1TL na bázi AI rozhoduje za 50 ns. Zachovává se 0,02 % událostí (110 tisíc za sekundu), zbytek se zahodí.

• Klíčové parametry L1T:

- Vstupní proud: 10 TB/s

- Čas analýzy: 50 ns

- Zachované události: 110 000/s

- Procentuální výběr: 0,02%

Integrace AI do FPGA je dosažena kompilerem HLS4ML: převádí modely na optimalizovaný C++ kód pro hardwarové zrychlení.

Druhá úroveň: High Level Trigger s CPU a GPU

Vybrané události jdou do High Level Triggeru (HLT). Systém z 25,6 tisíc CPU a 400 GPU rekonstruuje trajektorie částic.

Na výstupu – 1000 událostí/s, neboli ~1 PB dat za den. Tato data se distribuují do 170 center v 42 zemích.

• Rozsah HLT:

- CPU: 25 600 jader

- GPU: 400 akcelerátorů

- Výstup: 1000 událostí/s

- Denní objem: 1 PB

Standardní AI frameworky nezvládají zpoždění a objemy, proto CERN vyvíjí stack pro tyto úlohy: kompresi modelů, paralelizaci a optimalizaci pro čipy.

Integrace AI do hardwaru

HLS4ML – klíčový nástroj pro nasazení. Generuje Verilog/VHDL nebo C++ z modelů TensorFlow/Keras a minimalizuje latenci.

Proces:

• Trénování modelu na podmnožině dat.
• Kvantizace a pruningu pro snížení velikosti.
• Kompilace do RTL kódu pro FPGA/ASIC.
• Testování na reálném proudu.

Taková integrace zajišťuje předvídatelný výkon bez softwarového overheadu.

Modernizace High Luminosity LHC

V roce 2026 LHC zastaví kvůli upgradu. High Luminosity LHC (HL-LHC) zvýší frekvenci kolizí desetinásobně do roku 2031.

Triggerová soustava se vyvíjí:

• Zvýšení L1T na 12,5 TB/s.
• Nové AI modely pro složité vzory.
• Škálování HLT na exabajtovou úroveň.

To umožní zaznamenávat vzácné události, jako rozpad Higgsova bozonu nebo hledání temné hmoty.

Co je důležité

• CERN používá AI v čipech k filtrování 40 EB/rok surových dat LHC a zachovává 0,0002 % událostí.
• Level One Trigger na FPGA s AXOL1TL analyzuje 10 TB/s za 50 ns.
• HLS4ML kompiluje modely do C++ pro ASIC/FPGA a zajišťuje mikrosekundovou latenci.
• HL-LHC v roce 2031 bude vyžadovat desetinásobný růst výkonu triggerů.
• Přístup je použitelný pro edge computing v systémech s vysokým propustností.

— Editorial Team