AI w chipach CERN dla LHC: filtrowanie terabajtów

Modele AI w chipach CERN: filtrowanie petabajtów danych LHC w czasie rzeczywistym

Inżynierowie CERN integrują niestandardowe modele AI bezpośrednio w ASIC, FPGA i SoC do przetwarzania strumieni danych z Wielkiego Zderzacza Hadronów (LHC). Prędkość napływu to setki terabajtów na sekundę, roczny wolumen surowych danych sięga 40 tysięcy eksabajtów. Dwupoziomowy system triggerów z AI odrzuca 99,98% zdarzeń w mikrosekundy, zachowując tylko istotne zderzenia cząstek.

W pierścieniu o długości 27 km protony są przyspieszane do prędkości bliskich prędkości światła. Wiązki zderzają się co 25 ns, generując miliard zdarzeń na sekundę. Detektory rejestrują megabajty na zderzenie — bez filtracji przechowywanie jest niemożliwe.

Pierwszy poziom: Level One Trigger na FPGA

Dane są buforowane w detektorach na 4 μs za pomocą chipów ASIC. Level One Trigger — klaster tysiąca FPGA — analizuje strumień przez światłowody z prędkością 10 TB/s.

Algorytm AXOL1TL oparty na AI podejmuje decyzję w 50 ns. Zachowuje 0,02% zdarzeń (110 tysięcy na sekundę), reszta jest odrzucana.

• Kluczowe parametry L1T:

- Strumień wejściowy: 10 TB/s

- Czas analizy: 50 ns

- Zachowane zdarzenia: 110 000/s

- Procent selekcji: 0,02%

Integracja AI w FPGA jest realizowana przez kompilator HLS4ML: konwertuje modele na zoptymalizowany kod C++ dla przyspieszenia sprzętowego.

Drugi poziom: High Level Trigger z CPU i GPU

Wybrane zdarzenia trafiają do High Level Trigger (HLT). System z 25,6 tys. CPU i 400 GPU rekonstruuje trajektorie cząstek.

Na wyjściu — 1000 zdarzeń/s, czyli ~1 PB danych dziennie. Te dane są rozdzielane do 170 centrów w 42 krajach.

• Skala HLT:

- CPU: 25 600 rdzeni

- GPU: 400 akceleratorów

- Wyjście: 1000 zdarzeń/s

- Dzienny wolumen: 1 PB

Standardowe frameworki AI nie radzą sobie z opóźnieniami i wolumenami, dlatego CERN rozwija dedykowany stos: kompresja modeli, paralelizacja, optymalizacja pod chipy.

Integracja AI w sprzęt

HLS4ML to kluczowe narzędzie do wdrożenia. Generuje Verilog/VHDL lub C++ z modeli TensorFlow/Keras, minimalizując latencję.

Proces:

• Trenowanie modelu na podzbiorze danych.
• Kwantyzacja i przycinanie w celu zmniejszenia rozmiaru.
• Kompilacja do kodu RTL dla FPGA/ASIC.
• Testowanie na rzeczywistym strumieniu.

Taka integracja zapewnia przewidywalną wydajność bez narzutu od oprogramowania.

Modernizacja High Luminosity LHC

W 2026 roku LHC zostanie zatrzymany na modernizację. High Luminosity LHC (HL-LHC) zwiększy częstotliwość zderzeń 10-krotnie do 2031 roku.

System triggerowy ewoluuje:

• Zwiększenie L1T do 12,5 TB/s.
• Nowe modele AI dla złożonych wzorców.
• Skalowanie HLT do poziomu eksabajtów.

To pozwoli rejestrować rzadkie zdarzenia, takie jak rozpad Higgsa czy poszukiwanie ciemnej materii.

Co ważne

• CERN używa AI w chipach do filtrowania 40 EB/rok surowych danych LHC, zachowując 0,0002% zdarzeń.
• Level One Trigger na FPGA z AXOL1TL analizuje 10 TB/s w 50 ns.
• HLS4ML kompiluje modele do C++ dla ASIC/FPGA, zapewniając mikrosekundową latencję.
• HL-LHC w 2031 roku będzie wymagał 10-krotnego wzrostu wydajności triggerów.
• Podejście to nadaje się do edge computing w systemach o wysokiej przepustowości.

— Editorial Team