CERN 芯片中的 AI 用于 LHC：太字节过滤

# CERN 芯片中的 AI 模型：实时过滤 LHC PB 级数据

CERN 工程师正在将定制 AI 模型直接集成到 ASIC、FPGA 和 SoC 中，以处理来自大型强子对撞机 (LHC) 的数据流。输入速度高达数百 TB/秒，每年原始数据量达到 40,000 EB。两级 AI 触发系统在微秒内过滤掉 99.98% 的事件，仅保留相关粒子碰撞事件。

在 27 km 环形轨道中，质子被加速到接近光速。质子束每 25 ns 碰撞一次，每秒产生 10 亿个事件。探测器每次碰撞捕获 MB 级数据——没有过滤，存储根本不可能。

第一级：FPGA 上的 Level One Trigger

数据在探测器中使用 ASIC 芯片缓冲 4 µs。Level One Trigger——由上千个 FPGA 组成的集群——通过光纤链路以 10 TB/s 分析数据流。

基于 AI 的 AXOL1TL 算法在 50 ns 内做出决策。它保留 0.02% 的事件（每秒 110,000 个），丢弃其余。

• L1T 关键参数：

- 输入流：10 TB/s

- 分析时间：50 ns

- 保留事件：110,000/s

- 选择率：0.02%

HLS4ML 编译器使 AI 集成到 FPGA 成为可能，它将模型转换为优化的 C++ 代码，用于硬件加速。

第二级：使用 CPU 和 GPU 的高级触发器

选定事件输入到高级触发器 (HLT)。该系统拥有 25,600 个 CPU 核心和 400 个 GPU，重构粒子轨迹。

输出为每秒 1,000 个事件，或每天约 1 PB 数据。这些数据分发到 42 个国家的 170 个中心。

• HLT 规模：

- CPU 核心：25,600

- GPU：400 个加速器

- 输出：1,000 events/s

- 日数据量：1 PB

标准 AI 框架无法满足延迟和数据量需求，因此 CERN 正在构建定制技术栈：模型压缩、并行化和芯片特定优化。

将 AI 集成到硬件中

HLS4ML 是关键部署工具。它从 TensorFlow/Keras 模型生成 Verilog/VHDL 或 C++，最小化延迟。

过程：

• 在数据子集上训练模型。
• 量化与剪枝以缩小模型大小。
• 编译为 FPGA/ASIC 的 RTL 代码。
• 在实时数据流上测试。

这种方法提供可预测性能，而无软件开销。

高亮度 LHC 升级

2026 年，LHC 将停机进行升级。到 2031 年，高亮度 LHC (HL-LHC) 将使碰撞率提高 10 倍。

触发系统演进：

• L1T 升级至 12.5 TB/s。
• 新 AI 模型用于复杂模式。
• HLT 扩展至 EB 级。

这将使检测希格斯玻色子衰变或暗物质信号等稀有事件成为可能。

关键要点

• CERN 使用芯片中的 AI 过滤每年 40 EB 的 LHC 原始数据，仅保留 0.0002% 的事件。
• FPGA 上的 Level One Trigger 使用 AXOL1TL 在 50 ns 内分析 10 TB/s。
• HLS4ML 将模型编译为 C++ 用于 ASIC/FPGA，实现微秒级延迟。
• 2031 年的 HL-LHC 将要求 10 倍触发性能。
• 该方法适用于高吞吐量边缘计算系统。

— Editorial Team