KI in CERN-Chips für LHC: Terabyte-Filterung

# KI-Modelle in CERN-Chips: Echtzeit-Filterung von LHC-Petabytes an Daten

CERN-Ingenieure integrieren kundenspezifische KI-Modelle direkt in ASICs, FPGAs und SoCs, um Datenströme vom Large Hadron Collider (LHC) zu verarbeiten. Die Eingangsraten erreichen Hunderte Terabytes pro Sekunde, wobei das jährliche Volumen an Rohdaten 40.000 Exabytes beträgt. Ein zweistufiges KI-Trigger-System filtert 99,98 % der Ereignisse in Mikrosekunden heraus und behält nur relevante Teilchenkollisionen.

Im 27 km langen Ring werden Protonen auf annähernd Lichtgeschwindigkeit beschleunigt. Bündel kollidieren alle 25 ns und erzeugen eine Milliarde Ereignisse pro Sekunde. Detektoren erfassen Megabytes pro Kollision – ohne Filterung ist eine Speicherung unmöglich.

Erste Stufe: Level-1-Trigger auf FPGA

Die Daten werden in den Detektoren mit ASIC-Chips 4 µs gepuffert. Der Level-1-Trigger – ein Cluster aus tausend FPGAs – analysiert den Strom über optische Verbindungen bei 10 TB/s.

Der KI-basierte Algorithmus AXOL1TL trifft Entscheidungen in 50 ns. Er erhält 0,02 % der Ereignisse (110.000 pro Sekunde) und verwirft den Rest.

• Wichtige L1T-Parameter:

- Eingangsstrom: 10 TB/s

- Analyszeit: 50 ns

- Erhaltene Ereignisse: 110.000/s

- Auswahlrate: 0,02 %

Die KI-Integration in FPGAs wird durch den HLS4ML-Compiler ermöglicht, der Modelle in optimierten C++-Code für Hardware-Beschleunigung umwandelt.

Zweite Stufe: High-Level-Trigger mit CPU und GPU

Ausgewählte Ereignisse gelangen in den High-Level-Trigger (HLT). Das System mit 25.600 CPU-Kernen und 400 GPUs rekonstruiert Teilchenbahnen.

Ausgabe sind 1.000 Ereignisse/s, also ca. 1 PB Daten pro Tag. Diese Daten werden an 170 Zentren in 42 Ländern verteilt.

• HLT-Maßstab:

- CPU-Kerne: 25.600

- GPUs: 400 Beschleuniger

- Ausgabe: 1.000 Ereignisse/s

- Tägliches Volumen: 1 PB

Standard-KI-Frameworks können die Latenz- und Volumenanforderungen nicht erfüllen, daher entwickelt CERN einen eigenen Stack: Modellkompression, Parallelisierung und chip-spezifische Optimierungen.

Integration von KI in Hardware

HLS4ML ist das zentrale Deployment-Tool. Es erzeugt Verilog/VHDL oder C++ aus TensorFlow/Keras-Modellen und minimiert die Latenz.

Prozess:

• Modell auf einer Datenuntermenge trainieren.
• Quantisierung und Pruning zur Verkleinerung der Größe.
• Kompilierung zu RTL-Code für FPGA/ASIC.
• Testen an Live-Strömen.

Dieser Ansatz liefert vorhersehbare Leistung ohne Software-Overhead.

Upgrade des High-Luminosity LHC

2026 wird der LHC für Upgrades stillgelegt. Der High-Luminosity LHC (HL-LHC) wird die Kollisionsraten bis 2031 um das 10-Fache steigern.

Entwicklung des Trigger-Systems:

• L1T-Upgrade auf 12,5 TB/s.
• Neue KI-Modelle für komplexe Muster.
• HLT-Skalierung auf Exabyte-Niveau.

Damit wird die Erkennung seltener Ereignisse wie Higgs-Boson-Zerfällen oder Dunkle-Materie-Signaturen möglich.

Wichtige Erkenntnisse

• CERN nutzt KI in Chips, um 40 EB/Jahr Roh-LHC-Daten zu filtern und 0,0002 % der Ereignisse zu erhalten.
• Level-1-Trigger auf FPGA mit AXOL1TL analysiert 10 TB/s in 50 ns.
• HLS4ML kompiliert Modelle zu C++ für ASIC/FPGA mit Mikrosekunden-Latenz.
• HL-LHC 2031 wird 10-fache Trigger-Leistung erfordern.
• Der Ansatz eignet sich für Edge-Computing in hochdurchsatzfähigen Systemen.

— Editorial Team