IA en chips de CERN para LHC: Filtrado de terabytes

Modelos de IA en chips de CERN: Filtrado en tiempo real de petabytes de datos del LHC

Los ingenieros de CERN están integrando modelos de IA personalizados directamente en ASICs, FPGAs y SoCs para procesar flujos de datos del Gran Colisionador de Hadrones (LHC). Las velocidades de entrada alcanzan cientos de terabytes por segundo, con un volumen anual de datos brutos que llega a 40.000 exabytes. Un sistema de trigger de IA de dos niveles filtra el 99,98 % de los eventos en microsegundos, conservando solo las colisiones de partículas relevantes.

En el anillo de 27 km, los protones se aceleran a velocidades cercanas a la de la luz. Los haces colisionan cada 25 ns, generando mil millones de eventos por segundo. Los detectores capturan megabytes por colisión; sin filtrado, el almacenamiento es imposible.

Primer Nivel: Trigger de Nivel Uno en FPGA

Los datos se almacenan en búfer en los detectores durante 4 µs utilizando chips ASIC. El Trigger de Nivel Uno —un clúster de mil FPGAs— analiza el flujo a través de enlaces ópticos a 10 TB/s.

El algoritmo basado en IA AXOL1TL toma decisiones en 50 ns. Conserva el 0,02 % de los eventos (110.000 por segundo), descartando el resto.

• Parámetros clave de L1T:

- Flujo de entrada: 10 TB/s

- Tiempo de análisis: 50 ns

- Eventos conservados: 110.000/s

- Tasa de selección: 0,02 %

La integración de IA en FPGAs está habilitada por el compilador HLS4ML, que convierte modelos en código C++ optimizado para aceleración por hardware.

Segundo Nivel: Trigger de Alto Nivel con CPU y GPU

Los eventos seleccionados se envían al Trigger de Alto Nivel (HLT). El sistema, con 25.600 núcleos de CPU y 400 GPUs, reconstruye las trayectorias de partículas.

La salida es de 1.000 eventos/s, o unos 1 PB de datos por día. Estos datos se distribuyen en 170 centros en 42 países.

• Escala de HLT:

- Núcleos de CPU: 25.600

- GPUs: 400 aceleradores

- Salida: 1.000 eventos/s

- Volumen diario: 1 PB

Los marcos estándar de IA no pueden satisfacer las demandas de latencia y volumen, por lo que CERN está construyendo una pila personalizada: compresión de modelos, paralelización y optimizaciones específicas para chips.

Integración de IA en Hardware

HLS4ML es la herramienta clave de implementación. Genera Verilog/VHDL o C++ a partir de modelos TensorFlow/Keras, minimizando la latencia.

Proceso:

• Entrenar el modelo en un subconjunto de datos.
• Cuantización y poda para reducir el tamaño.
• Compilación a código RTL para FPGA/ASIC.
• Pruebas en flujos en vivo.

Este enfoque ofrece un rendimiento predecible sin sobrecarga de software.

Actualización del LHC de Alta Luminosidad

En 2026, el LHC se detendrá para actualizaciones. El High Luminosity LHC (HL-LHC) aumentará las tasas de colisión por 10 veces para 2031.

Evolución del sistema de trigger:

• Actualización de L1T a 12,5 TB/s.
• Nuevos modelos de IA para patrones complejos.
• Escalado de HLT a niveles de exabytes.

Esto permitirá la detección de eventos raros como desintegraciones del bosón de Higgs o firmas de materia oscura.

Puntos clave

• CERN usa IA en chips para filtrar 40 EB/año de datos brutos del LHC, conservando el 0,0002 % de los eventos.
• Trigger de Nivel Uno en FPGA con AXOL1TL analiza 10 TB/s en 50 ns.
• HLS4ML compila modelos a C++ para ASIC/FPGA, ofreciendo latencia de microsegundos.
• HL-LHC en 2031 demandará un rendimiento de trigger 10 veces mayor.
• El enfoque se aplica al cómputo en el borde en sistemas de alto rendimiento.

— Editorial Team