Deutsche Physiker stellen neuen Rekord bei der Datenübertragungsgeschwindigkeit auf: 500 Gbit/s-Chip entwickelt
Wissenschaftler der Universität Paderborn haben einen Silizium-Germanium-Chip entwickelt, der über 500 Gbit/s auf einem einzigen Kanal verarbeiten kann – ein Weltrekord, der für die Entwicklung von KI, autonomen Fahrzeugen und Backbone-Kommunikationsnetzen von entscheidender Bedeutung ist.
SiGe-Rekord aus Paderborn: Warum Ihr Rechenzentrum keine 500 Gbit/s sehen wird, aber Broadcom schon
Das Wesentliche: Was wirklich passiert
Am 5. Mai 2026 veröffentlichte das Team von Professor Christoph Scheytt an der Universität Paderborn Ergebnisse des PACE-Projekts – ein Silizium-Germanium-„Track-and-Hold“-Chip, der über 500 Gbit/s auf einem einzigen Kanal verarbeitet. In einer Mehrkanalkonfiguration geben sie eine Rate von über 100 Tbit/s an. Die Schlagzeilen explodierten: „Weltrekord“, „Revolution für KI“, „Netzwerkdurchbruch“.
In Wirklichkeit ist dies keine Revolution, sondern eine Demonstration einer technologischen Grenze. Scheytts Team nahm einen Chip, der bei Frequenzen arbeitet, bei denen vorhandene Messgeräte bereits „an der Grenze der technischen Möglichkeiten“ sind, und bewies, dass SiGe BiCMOS noch nicht sein letztes Wort gesprochen hat. Aber zwischen einem Laborrekord und einem Chip in Ihrem Server liegt eine Lücke von mindestens fünf Jahren und mehreren hundert Millionen Euro. Die wahre Geschichte hier ist nicht die Geschwindigkeit, sondern der Moment, in dem Silizium-Germanium die Decke von den optischen Verbindungen zieht.
Zeitplan und Kontext
Die Geschichte beginnt nicht im Mai 2026, sondern im Jahr 2018, als die Deutsche Forschungsgemeinschaft (DFG) das Schwerpunktprogramm SPP 2111 „Integrierte elektronisch-photonische Systeme für die Ultrabreitband-Signalverarbeitung“ ins Leben rief. Programmleiter ist Professor Christoph Scheytt, eine Legende: Gründer von advICo microelectronics, ehemaliger Leiter des Schaltungsentwurfs am Leibniz-Institut für innovative Mikroelektronik (IHP) und seit 2016 Vorstandsvorsitzender des Heinz Nixdorf Instituts. Unter seiner Führung arbeitete die Paderborner Gruppe methodisch auf den Rekord hin: 2019 demonstrierten sie einen Track-and-Hold-Verstärker mit 60 GHz Bandbreite, 2020 mit 70 GHz, und bis 2026 einen kommerziell nutzbaren 500 Gbit/s pro Kanal.
Die entscheidende Entscheidung war die Wahl von SiGe BiCMOS gegenüber dem Mainstream-CMOS oder exotischer Indiumphosphid (InP)-Photonik. Silizium-Germanium-Heterojunction-Bipolartransistoren bieten bei vergleichbaren Herstellungskosten um ein Vielfaches höhere Schaltfrequenzen als klassische Silizium-MOSFETs. Auf dieser Technologie optimierte Scheytts Team die Track-and-Hold-Schaltung – das Kernstück eines Analog-Digital-Wandlers, der den Momentanwert eines analogen Signals erfasst und stabil hält, während die nachgeschaltete Elektronik die Quantisierung vornimmt.
Die DFG förderte die zweite Phase des Projekts mit rund 390.000 €. Zum Vergleich: Ein einzelner Test-Wafer-Lauf bei GlobalFoundries oder IHP mit 130 nm SiGe BiCMOS-Technologie kostet zwischen 150.000 € und 500.000 €. Die Forscher arbeiteten unter knappen Budgetbedingungen – und holten dennoch einen Rekord aus dem Prozess heraus.
Wer gewinnt und wer verliert
Beginnen wir mit den Gewinnern.
Broadcom und Marvell sind die wichtigsten ungenannten Nutznießer. Beide Unternehmen produzieren DSP-Chips für optische Transceiver und verwenden beide SiGe BiCMOS. Scheytts Rekord legitimiert Investitionen in die Entwicklung dieser Plattform für 800G- und 1,6T-Single-Lane-Ethernet. Dies ist besonders wichtig für Broadcom, das gleichzeitig VCF 9.1 als Software-Schicht für KI-Inferenz vorantreibt: Jetzt haben sie auch ein Hardware-Argument, dass der SiGe-Weg noch nicht erschöpft ist.
GlobalFoundries und IHP (Leibniz-Institut für innovative Mikroelektronik). Ihre Fabriken besitzen Schlüsselprozesse für SiGe BiCMOS (130 nm, 90 nm und schließlich 45 nm). Jeder Rekord, der die Lebensfähigkeit der Technologie bei Ultrahochfrequenzen bestätigt, verlängert das Rentabilitätsfenster dieser Linien. Der Austausch der Anlagen für eine 3-nm-CMOS-Fabrik kostet 15-20 Milliarden Dollar; die Verfeinerung des SiGe-Prozesses auf 500 Gbit/s pro Kanal kostet etwa 200-400 Millionen Dollar.
Hersteller von Messgeräten – Keysight, Rohde & Schwarz, Tektronix. Scheytts Chip „hat bestehende Messsysteme an ihre Grenzen gebracht“. Dies schafft sofort eine Nachfrage nach einer neuen Generation von Oszilloskopen, VNAs und Signalanalysatoren, die Geräte mit einer Bandbreite von über 100 GHz zertifizieren können. Das Budget für ein solches Instrument liegt zwischen 500.000 und 2 Millionen Dollar.
Nun die Verlierer.
Reine Photonik-Startups (Ayar Labs, Lightmatter, Celestial AI). Sie propagieren die Erzählung: „Kupfer und Elektronen sind erschöpft; die Zukunft gehört photonischen Verbindungen.“ Scheytts Rekord zeigt, dass eine rein elektronische SiGe-Plattform noch um eine Größenordnung skalieren kann. Wenn 500 Gbit/s auf einem elektronischen Kanal kommerzialisiert werden, wird ein Teil des optischen I/O-Marktes gar nicht erst entstehen – zumindest für Entfernungen innerhalb von Rechenzentren.
NVIDIA als Konsument von Netzwerkinfrastruktur. NVIDIA fördert NVLink und InfiniBand als proprietäre Hochgeschwindigkeitsverbindungen. Eine standardisierte 500 Gbit/s auf einer offenen SiGe-Plattform verringert die Abhängigkeit der Industrie von NVIDIAs vertikalen Lösungen im Netzwerk-Stack. Es wird sie nicht töten, aber die Marge auf NVIDIAs Netzwerk-Portfolio könnte leiden.
Hersteller von Indiumphosphid (InP)-Elektronik. InP hält traditionell die Nische oberhalb von 100 Gbit/s pro Kanal. Der SiGe-Rekord beweist, dass die Siliziumplattform in Gebiete vordringt, die als InP-Monopol galten. Wenn dieser Übergang in kommerziellem Maßstab stattfindet, werden InP-Fabriken einem Preisdruck ausgesetzt sein, der mit dem vergleichbar ist, den GaAs durch Silizium in Smartphones erfahren hat.
Was die Medien nicht sagen
Hier ist die wichtigste Erkenntnis, die in 90 % der Veröffentlichungen fehlt.
Das PACE-Projekt (vollständiger Name: „Ultrabreitbandiger Photonisch-Elektronischer Analog-Digital-Wandler“) wurde ursprünglich als elektronisch-photonisches Programm angekündigt. Der Chip, der für Schlagzeilen sorgte, ist rein elektronisch. Er erreicht den Rekord ohne photonische Komponenten.
Dies ist kein Fehler, sondern eine architektonische Abspaltung innerhalb des Programms. Scheytts Team verfolgt gleichzeitig den photonischen Zweig: In den Jahren 2020-2021 demonstrierten sie eine optische Messung beliebiger Wellenformen auf einer Silizium-Photonik-Plattform. Aber jetzt veröffentlichen sie das elektronische Ergebnis. Warum? Weil photonische ADCs in der Praxis zu viel optische Leistung von Kerr-Kämmen verbrauchen und eine Temperaturstabilisierung auf Hundertstel Grad erfordern. Der elektronische Track-and-Hold funktioniert einfach.
Dies wirft eine unbequeme Frage für die Programmförderer auf: Wenn die Elektronik 500 Gbit/s ohne Photonik liefert, warum dann Hunderte Millionen Euro in die photonisch-elektronische Hybridisierung investieren? Es gibt noch keine Antwort, aber ihr Fehlen erzeugt Spannungen innerhalb der europäischen Forschungsagenda.
Die zweite Erkenntnis betrifft die praktische Seite von 100 Tbit/s. In Veröffentlichungen wird angegeben, dass eine Mehrkanalkonfiguration über 100 Tbit/s liefern kann. Das klingt beeindruckend. Aber niemand fragt: Wie viel Strom verbraucht ein solches System? Wenn 500 Gbit/s pro Kanal beispielsweise 5 W benötigen (ein typischer Wert für DSP dieser Klasse), dann bedeuten 200 Kanäle für 100 Tbit/s ein Kilowatt allein für die ADC-Wandlung. Addiert man Laser, Modulatoren, DSP und Vorwärtsfehlerkorrektur, erhält man ein Energiebudget, das mit dem Training eines kleinen neuronalen Netzes vergleichbar ist. Dies ist ein technisches Problem, das noch gelöst werden muss – aber Pressemitteilungen schweigen dazu.
Die dritte Erkenntnis: Das Team verwendete Quadratur-Amplitudenmodulation (QAM) für die gepackte Bit-zu-Symbol-Kodierung. QAM ist empfindlich gegenüber Phasenrauschen – und laut Weizel war Phasenrauschen der Hauptfeind. Hinter dem Rekord steckt also nicht nur Schaltungsentwurf, sondern auch extrem komplexe Arbeit an der Jitter-Unterdrückung bei Frequenzen, bei denen die Wellenlänge in Submillimetern gemessen wird. Dieses Know-how – wahrscheinlich nicht öffentlich – stellt den Hauptwert der Paderborner Gruppe für potenzielle Lizenznehmer dar.
Prognose: Nächste 30 Tage und 90 Tage
30 Tage (bis 9. Juni 2026)
Das Hauptereignis dieses Zeitraums ist Stille. Weder Broadcom, Marvell noch GlobalFoundries werden öffentliche Stellungnahmen auf der Grundlage des Paderborner Rekords abgeben. Das ist normal: Rechtsabteilungen prüfen die Patentfreiheit, die Geschäftsentwicklung bewertet, ob eine Verbindung mit einem Universitätsprojekt laufende Verhandlungen mit Kunden (insbesondere auf Hyperscaler-Ebene) beeinträchtigen könnte.
Erwartetes Rauschen: Spekulationen in der Presse und in Blogs über den „Tod von NVIDIA InfiniBand“ und „SiGe vs. Silizium-Photonik“. Investoren von Ayar Labs und Lightmatter werden von LPs Fragen zu Wettbewerbsbedrohungen erhalten. Einige Risikokapitalfonds werden Expertenbewertungen in Auftrag geben – und deren Schlussfolgerungen werden die nächste Runde des einen oder anderen optischen I/O-Startups beeinflussen.
In der Wissenschaft beginnt die Reproduktion: Gruppen von Berkeley, MIT und IMEC werden versuchen, das Ergebnis auf ihrer eigenen Hardware zu wiederholen. Dies wird mehr als 30 Tage dauern, aber erste Anfragen für den Zugang zum IHP-PDK werden sofort folgen.
90 Tage (bis 9. August 2026)
Der Kommerzialisierungstrichter wird sich öffnen. Scheytts Team hat Erfahrung mit der Markteinführung von Technologien: advICo microelectronics, 2000 von Scheytt mitgegründet, hat erfolgreich IP-Blöcke für faseroptische Systeme verkauft. Ein wahrscheinlicher Schritt ist die Einreichung von vorläufigen Patenten, gefolgt von einer Chip-Demonstration auf der BCICTS-Konferenz (Bipolar/BiCMOS Circuits and Technology Meeting), die normalerweise im Herbst stattfindet. Wenn die Demonstration stattfindet, werden Broadcom und Marvell technische Scouts entsenden.
Gleichzeitig wird ein politischer Faktor auftauchen. Die DFG-Förderung von 390.000 € ist vernachlässigbar im Vergleich zum 52-Milliarden-Dollar-US-CHIPS-Gesetz oder den chinesischen Investitionen in Hua Hong Semiconductor. Deutsche Politiker werden den Rekord als Argument nutzen: „Europa muss nicht den asiatischen Subventionsweg kopieren; wir gewinnen durch technische Exzellenz.“ Dies wird das Horizon-Europe-Budget für 2027-2033 in der Halbleiterforschung beeinflussen.
Das Wichtigste, worauf man bis August 2026 achten sollte, ist, ob ein großer optischer Modulhersteller (Ciena, Infinera, Nokia) Pläne für einen 800G- oder 1,6T-Transceiver auf SiGe BiCMOS unter Bezugnahme auf die Paderborner Architektur ankündigt. Wenn eine solche Ankündigung erscheint, bestätigt dies, dass die Industrie im Rennen um 100 Tbit/s auf SiGe gesetzt hat. Wenn nicht, bleibt der Rekord eine brillante Labordemonstration, die die Lebensdauer bestehender Chips um eine weitere Generation verlängert, aber die architektonische Richtung der Industrie nicht ändert.
Vorerst kann man Paderborn gratulieren: Eine kleine Gruppe in einer deutschen Universitätsstadt hat bewiesen, dass Elektronen immer noch schneller laufen können, als der Markt bereit ist zu akzeptieren. Dies ist eine Leistung, auf die das Scheytt-Labor noch lange stolz sein wird – unabhängig davon, wer sie letztendlich in einen Produktionschip einbringt und die Milliarden verdient.
— Editorial Team
Noch keine Kommentare.