三进制计数器：二进制元件上的 mod 3 电路

三除频计数器：基于二进制逻辑的半模设计

三元计数器将输入脉冲频率除以3。这些电路完全由二进制逻辑门构建，属于半模时序结构类别。三除频比值是最接近2的幂，能最小化与标准二进制计数器的差异，并简化任意分频器的设计原理。

时序操作通过过渡完成指示器来保障，避免竞态条件并保证确定性。

计数触发器作为基本构建模块

最简单的三门时序计数触发器由以下方程描述：

X = X Z ∨ Y ¬Z
Y = Y ¬Z ∨ ¬X Z
Z = X Y ∨ ¬X ¬Y

当Z=1时，元件X保持其状态；当Z=0时，X取输入值。Y在Z=0时锁存，在Z=1时反转X。Z在X=Y时（X触发后）激活，在X≠Y时（Y后）复位，作为过渡完成指示器。

完美的RS触发器实现避免禁态11（图1c），将其转化为单时钟计数触发器。断开跳线即可产生输入和过渡指示。自振荡提供第二个时钟周期。

已知单时钟触发器变体（图2）：

• 哈佛式，带与非和上置位指示器。
• 主从式，使用双极性触发器。
• 简化版，带与或非和或与非。

二进制模3计数器

基础是一个使用哈佛触发器的两比特时序计数器（图3a）。通过添加反相器，将溢出（状态3）重定向到1：溢出信号及其反相信号阻塞指示器和输入，直至过渡完成（图3b）。

优势：

• 适用于k≠2ⁿ的通用性。
• 可调分频比（如74LS161等效）。

缺点：溢出后“跛行”过渡变慢。

环形分配电路

原型是三个反相器的环（图4a）。时钟同步和过渡指示使用反相G触发器（C元件）：所有输入为0(1)时输出1(0)，否则保持。

环在状态组间循环（两个1+零/两个0+一）。指示器（与或）在组变化时触发，产生比环元件快3倍的时钟（图4b）。

完美实现（图4c）——基于触发器臂的双时钟版，作为位置计数器。

计数器中的三稳触发器

双稳RS触发器被三稳触发器取代：哈佛触发器中下/上部各用三个与非门（图5a）。关键特性：

• 稳定态有两个1，瞬态有三个。
• 复位：输出为1的门的输入置0。

关键要点

• 基于二进制门的半模设计实现三除频，无需专用三元逻辑。
• Z指示器对时序至关重要，防止环和计数器中的竞态。
• 二进制基础提供通用性：从经典74系列到现代FPGA。
• G触发器（C元件）适合异步分配器。
• 三稳元件无需额外门即可提升位深。

— Editorial Team